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<>Verilog数组的使用
Verilog HDL中常采用数组方式来对存储器进行建模，其使用方式如下：
reg [ msb: 1sb] memory1 [ upper1: lower1],
memory2 [upper2: lower2],. . . ；
例如：
reg [0:3 ] MyMem [0:63]
//MyMem为64个4位寄存器的数组。
reg Bog [1:5]
//Bog为5个1位寄存器的数组。
MyMem和Bog都是存储器。数组的维数不能大于2。注意存储器属于寄存器数组类型。线网数据类型没有相应的存储器类型。
单个寄存器说明既能够用于说明寄存器类型，也可以用于说明存储器类型。
parameter ADDR_SIZE = 16 , WORD_SIZE = 8;
reg [1: WORD_SIZE] RamPar [ ADDR_SIZE－1 : 0], DataReg;
RamPar是存储器，是16个8位寄存器数组，而DataReg是8位寄存器。
在赋值语句中需要注意如下区别：存储器赋值不能在一条赋值语句中完成，但是寄存器可以。因此在存储器被赋值时，需要定义一个索引。下例说明它们之间的不同。
reg [1:5] Dig; //Dig为5位寄存器。
. . .
Dig = 5’b11011;
上述赋值都是正确的, 但下述赋值不正确：
reg BOg[1:5]; //Bog为5个1位寄存器的存储器。
. . .
Bog = 5’b11011;
有一种存储器赋值的方法是分别对存储器中的每个字赋值。例如：
reg [0:3] Xrom [1:4]
. . .
Xrom[1] = 4’hA;
Xrom[2] = 4’h8;
Xrom[3] = 4’hF;
Xrom[4] = 4’h2;
为存储器赋值的另一种方法是使用系统任务：
1) $readmemb （加载二进制值）
2) $readmemb （加载十六进制值）
这些系统任务从指定的文本文件中读取数据并加载到存储器。文本文件必须包含相应的二进制或者十六进制数。例如：
reg [1:4] RomB [7:1] ;
$ readmemb (“ram.patt”, RomB);
Romb是存储器。文件“ram.patt”必须包含二进制值。文件也可以包含空白空间和注释。下面是文件中可能内容的实例。
1101
1110
1000
0111
0000
1001
0011
系统任务 r e a d m e m b 促 使 从 索 引 7 即 R o m b 最 左 边 的 字 索 引 ， 开 始 读 取 值 。 如 果 只 加
载 存 储 器 的 一 部 分 ， 值 域 可 以 在 readmemb促使从索引7即Romb最左边的字索引，开始读取值。如果只加载存储器的一部分，值域可以在r
eadmemb促使从索引7即Romb最左边的字索引，开始读取值。如果只加载存储器的一部分，值域可以在readmemb方法中显式定义。例如：
$readmemb (“ram.patt”, RomB, 5, 3);
在这种情况下只有Romb[5],Romb[4]和Romb[3]这些字从文件头开始被读取。被读取的值为1101、1100和1000。
文件可以包含显式的地址形式。